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这种方法由于不需要单独的时钟走线，各对差分线可以采用各自的CDR电路，所以对各对线的等长要求不太严格(即使要求严格也很容易实现，因为走线数量减少，而且信号都是点对点传输)。为了把时钟信息嵌在数据流里，需要对数据进行编码，比较常用的编码方式有ANSI的8b/10b编码、64b/66b编码、曼彻斯特编码、特殊的数据编码以及对数据进行加扰等。

嵌入式时钟结构的关键在于CDR电路，CDR的工作原理如图1.17所示。CDR通常用一个PLL电路实现，可以从数据中提取时钟。PLL电路通过鉴相器(PhaseDetector)比较输入信号和本地VCO(压控振荡器)间的相差，并把相差信息通过环路滤波器(Filter)滤波后转换成低频的对VCO的控制电压信号，通过不断的比较和调整终实现本地VCO对输入信号的时钟锁定。 波形参数测试室数字信号测试常用的测量方法，随着数字信号速率的提高，波形参数的测量方法越来越不适用了。通信数字信号测试参考价格

这种并/串转换方法由于不涉及信号的编解码，结构简单，效率较高，但是需要收发端进行精确的时钟同步以控制信号的复用和解复用操作，因此需要专门的时钟传输通道，而且串行信号上一旦出现比较大的抖动就会造成串/并转换的错误。

因此，这种简单的并/串转换方式一般用于比较关注传输效率的芯片间的短距离互连或者一些光端机信号的传输中。另外，由于信号没有经过任何编码，信号中可能会出现比较长的连续的0或者连续的1,因此信号必须采用直流耦合方式，收发端一旦存在比较大的共模或地噪声，会严重影响信号质量，因此这种并/串转换方式用于电信号传输时或者传输速率不太高(通常<1Gbps),或者传输距离不太远(通常<50cm)的场合。 山西PCI-E测试数字信号测试数字信号幅度测试的定义；

采用前向时钟的总线因为有专门的时钟通路，不需要再对数据进行编解码，所以总线效率一般都比较高。还有一个优点是线路噪声和抖动对于时钟和数据线的影响基本是一样的(因为走线通常都在一起),所以对系统的影响可以消除到小。

嵌入式时钟的电路对于线路上的高频抖动非常敏感，而采用前向时钟的电路对高频抖动的敏感度就相对小得多。前向时钟总线典型的数据速率在500Mbps～12Gbps.

在前向时钟的拓扑总线中，时钟速率通常是数据速率的一半(也有采用1/4速率、1/10或其他速率的),数据在上下边沿都采样，也就是通常所说的DDR方式。使用DDR采样的好处是时钟线和数据线在设计上需要的带宽是一样的，任何设计上的局限性(比如传输线的衰减特性)对于时钟和数据线的影响是一样的。

前向时钟在一些关注效率、实时性，同时需要高吞吐量的总线上应用比较，比如DDR总线、GDDR总线、HDMI总线、Intel公司CPU互连的QPI/UPI总线等。

数字信号的抖动(Jitter)

抖动的概念

抖动(Jitter)是数字信号，尤其是高速数字信号的一个非常关键的概念。如图1.40所 示，抖动反映的是数字信号偏离其理想位置的时间偏差。

高频数字信号的比特周期都非常短，一般为几百ps甚至几十ps,很小的抖动都会造成信号采样位置的变化从而造成数据误判，所以高频数字信号对于抖动都有严格的要求。抖动这个概念说起来简单，但实际上仔细研究起来是非常复杂的，关于其概念的理解有以下几个需要注意的方面：
数字信号取值是散的，通过数学方法对原有信号处理，编码成二进制信号后，再载波的方式发送编码后的数字流。

对于典型的3.3V的低电压TTL(LVTTL)信号来说，判决阈值的下限是0.8V,判决阈 值的上限是2.0V。正是由于判决阈值的存在，使得数字信号相对于模拟信号来说有更高的 可靠性和抗噪声的能力。比如对于3.3V的LVTTL信号来说，当信号输出电压为0V时， 只要噪声或者干扰的幅度不超过0.8V,就不会把逻辑状态由0误判为1;同样，当信号输出  电压为3.3V时，只要噪声或者干扰的幅度不会使信号电压低于2.0V,就不会把逻辑状态  由1误判为0。

从上面的例子可以看到，数字信号抗噪声和干扰的能力是比较强的。但也需要注意，这 个“强”是相对的，如果噪声或干扰的影响使得信号的电压超出了其正常逻辑的判决区间，数字信号也仍然有可能产生错误的数据传输。在许多场合，我们对数字信号质量进行分析和 测试的基本目的就是要保证其信号电平在进行采样时满足基本的逻辑判决条件。 传输线对数字信号的影响；山西PCI-E测试数字信号测试

什么是模拟信号和数字信号是什么。通信数字信号测试参考价格

采用并行总线的另外一个问题在于总线的吞吐量很难持续提升。对于并行总线来说， 其总线吞吐量=数据线位数×数据速率。我们可以通过提升数据线的位数来提高总线吞吐  量，也可以通过提升数据速率来提高总线吞吐量。以个人计算机中曾经非常流行的PCI总  线为例，其**早推出时总线是32位的数据线，工作时钟频率是33MHz,其总线吞吐量=  32bit×33MHz;后来为了提升其总线吞吐量推出的PCI-X总线，把总线宽度扩展到64位， 工作时钟频率比较高提升到133MHz,其总线吞吐量=64bit×133MHz。是PCI插槽  和PCI-X插槽的一个对比，可以看到PCI-X由于使用了更多的数据线，其插槽更长。

但是随着人们对于总线吞吐量要求的不断提高，这种提升总线带宽的方式遇到了瓶颈。首先由于芯片尺寸和布线空间的限制，64位数据宽度已经几乎是极限了。另外，这64根数据线共用一个采样时钟，为了保证所有的信号都满足其建立保持时间的要求，在PCB上布线、换层、拐弯时需要保证精确等长。而总线工作速率越高，对于各条线的等长要求就越高，对于这么多根信号要实现等长的布线是很难做到的。

用逻辑分析仪采集到的一个实际的8位总线的工作时序，可以看到在数据从0x00跳变到0xFF状态过程中，这8根线实际并不是精确一起跳变的。 通信数字信号测试参考价格